VHDL - Fehlermeldung ohne Fehler?

[HeXPloreR]

Das Programm:

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY jk_ff IS
    port(    clk, j, k, rst : in bit;
            q               : buffer bit);
END jk_ff;

ARCHITECTURE flipflop OF jk_ff IS
BEGIN
    PROCESS(clk,rst)
    BEGIN
        IF rst = '0' THEN q <= '0';
        ELSIF FALLING_EDGE(clk) THEN
            IF j='1' AND k='0' THEN q <= '1';
            ELSIF j='0' AND k='1' THEN q <= '0';
            ELSIF j='1' AND k='1' THEN q <= NOT q;
            ELSIF j='0' AND k='0' THEN q <= q;
            END IF;
        END IF;
    END PROCESS;
END flipflop;

Hallo, ich kenn das jetzt nicht wirklich, aber das rote sieht schon mal verdächtig aus, finde ich...

Mit es funktioniert bei den Anderen meinst Du das dieses Program bei den Anderen läuft?

Dann kann es sonst an der IEEE Einbindung liegen. Vielleicht holt es sich nicht die Richtige...

Viele Grüße