xmega rtc + pll

[Kampi]

Schau dir mal auf Seite 80 das Bild an:

http://www.atmel.com/Images/doc8077.pdf

Außerdem dividiert die Zeile

CLK.PSCTRL = 0x03

durch 4 und nicht durch 8 (siehe Seite 8.
Durch 8 wäre 101 = 5.
Laut Bild sollte der RTC Clock aber komplett unabhängig von dem SysCLK sein....

Edit:

Mir ist gerade eingefallen, dass der XMega nur bis zu einem bestimmten Takt zuverlässig läuft. Vielleicht waren die 128MHz einfach zu fix und die PLL konnte sich nicht stabilisieren?
Der Multiplikator ist auch, denk ich mal, nur dafür ausgelegt um aus einem langsamen Takt 32MHz machen zu können und nicht um 32MHz auf was weiß ich hoch zu drehen.
Ich vermute ganz stark, dass die PLL einfach nur nicht das PLL-Ready Bit gesetzt hat, weil der Takt vielleicht nicht sauber war.