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[Open Bench Logic Sniffer]

Die gewinkelte Stiftleiste die vorn angebracht ist, ist die die 5V tolerant ist und gepuffert wird. Daher sind es 16 Kanäle + 2 Masse-Pins, welche sich aus JP7 und JP8 zusammensetzen. die WING1 ist die Leiste die unten am Board nur als Vias vorgesehen ist. Diese ist nicht 5V tolerant und um Fehler zu vermeiden wird diese auch nicht bestückt. ( der Logic Sniffer hat ja 32 Kanäle )

Sieht man auch recht schön, wenn man sich das Board oder den Bestückungsdruck anschaut.

http://dangerousprototypes.com/docs/...c_and_partlist

Ganz schön verwirrend, wenn man den Text der an WING1G$1 ( BOARDSIDE_16BIT_RIGHT ) beachtet.
Bin nämlich davon ausgegangen, das dieses RIGHT von der Beschriftung auf der Platine zu sehen ist.

Im Schaltplan kann man ja JP7 und JP8 finden, aber auf der Platine sucht man diese vergebens. Da muß man ja ganz schön mitdenken, um nicht gleich die Hardware zu schrotten.

Die Software machte mich auch stutzig ohne das etwas an den Greifklemmen angeschlossen war hatte ich ich schon tolle Rechtecksignale sehen können. Es hat mich einige Zeit gekostet um herauszufinden das diese abgewinkelte Stiftleiste an der schmalen Seite der Platine der Kanal 2 mit den Eingängen 16 bis 23 und der Kanal 3 mit den Eingängen 24 bis 31 ist.

Zur Zeit teste ich den UART-Analyser. Da mir die Baudrate der zu untersuchenden Schaltung nicht bekannt ist,
weiß ich leider immer noch nicht genau welches nun die richtige Baudrate ist, da die Software diese schreibt :

Baudrate : 38400 ( exact: 19230 ).

Ich vermute mal das 19200 die richtige Baudrate ist. Bin mit der Sampling Rate ( Abtastrate ) auf 500kHz runter gegangen, da immer sporadisch bzw. in einem zeitlichen Abstand der mir unbekannt ist, ein Paket mit 7 Bytes gesendet wird. Finde es wirklich schade das man gerade mal 50ms bei dieser Abtastrate mitschreiben kann.

Auf eine Flanke zu triggern habe ich seltsamerweise noch nicht hinbekommen. Die zu untersuchende Schaltung arbeitet mit 5V Pegeln und 50/50 Triggerlevel sollte doch hinhauen oder ?

Open Bench Logic Sniffer

[ePyx]

Die Kanalnummern sind doch auf dem Bestückungsdruck drauf oder irre ich mich da jetzt ? Die obere Nummerierung ist die Pinnummer der Leiste, die untere ist die Kanalnummer in der Software. Verwirrend ist aber trotzdem.



Ich benutze meist 10/90 als Trigger und bei der Sample-Rate muss man halt wissen was man möchte. Habe bisher auch nur das I2C-Modul ausgiebig benutzt, aber denke dass man das mit der Baudrate nicht so ernst nehmen sollte. Bei 19230 ist der Fehler nicht wirklich groß und sollte innerhalb der Toleranz liegen.

Das mit den Flanken ist ein wenig gewöhnungsbedürftig. Wenn ich mich recht erinnere, muss man den Kanal aktivieren und in der Leiste darunter dann den Pegelwechsel einstellen. Aber das bekommt man durch Probieren recht schnell heraus.