Hallo,

zu Not könnte man auch den Freuqenzbereich halbieren oder vierteln.
Also nur noch von 8 bis 16Mhz.
Die obere Frequenz und die Stufung von 4kHz ist nötig

Wenn ich mal zusammenfasse:

1. Es ist fasch unmöglich meine Ursprüngliche Forderung mit nur einem PLL zu erfüllen.

2.Mehrere Möglichkeiten werden vorgeschlagen:
a. 2 PLL´s hintereinander ( kann mir das jemand erklären, da ich nicht verstehe was das bringen soll)
b. DDS-Chip ( problematisch, da etwas schwer zu beschaffen)
c. Software-DDS im Atmel und PLL dahinter ( hört sich interessant an, da dann sogar eine einfache Möglich keit der Modulation möglich wäre.
Wobei dann natürlich die PLL relativ schnell sein müsste, um der Modulation zu folgen? Ist dies realistisch?)

d. FLL (Hat jemand eine Schaltskizze oder eine besserer Erklärung parat?)

Die Geschwindigkeit der Regelung ( beim Umschalten zwischen zwei Frequenzen, ) kann ruhig eine viertel Sekunde dauern.
Ziel dieses Aufbaus ist es Datenblöcke von 4096Byte oder mehr wiederholt aus einem SRAM in variabler Geschwindigkeit auszulesen.

Welche Möglich keit wäre aus eurer Sicht die beste.


mfg Benedikt