Hallo

Auf die 26 Prozessortakte komme ich ja über die 13 ADC-Takte bei prescaler /2. Das schafft man auch in C locker, die Frage ist eben, was man einliest wenn der ADC noch wandelt.

Erhält man die gültigen Bits die bisher schon gewandelt wurden, angefangen vom MSB? Und nach dem Lesen von ADCH wird die Wandlung neu gestartet? Dann würde eine Wandlung weniger als 13 Zyklen dauern und das wäre die Möglichkeit weniger als 10 Ergebnissbits zu wandeln. Das dies möglich ist wird im Datenblatt erwähnt aber nicht näher beschrieben (Startbeitrag in obrigem Sampleratenthread). Aber genau das ist es was den Unterschied zur Standartanwendung des ADCs mit Prüfung des Flags ausmacht. So könnte man das Tempo vielleicht sogar noch steigern. Es gibt noch viel zu erforschen :)

Weil meine Einleseschleife gleichzeitig noch auf Zeilenende prüft (Wert < Schwarz) dauert sie etwas länger als eure reinen Einleseschleifen. Aber vermutlich nicht wesentlich viel länger weil ihr ja auch auf eine Abbruchbedingung für die Schleife prüfen müßt.

Wie lange die Wandlung absolut benötigt hängt ja vom Systemtakt ab. Mein 8MHz-Mega32 erreicht mit Prescaler /2 ausreichend genaue Messwerte, möglicherweise schafft der ADC das bei 16MHz-Takt nicht mehr.

Gruß

mic