hmm, ich habe diese "Konfiguration" gefunden.
http://www.atmel.com/dyn/resources/p...ts/doc8072.pdf
Und DA steht auf Seite 6 zur PLL:

"The user is responsible for providing a minimum input clock frequency of 0.44 MHz to
the PLL and make sure that the output [highlight=red:b34b317820]never exceeds 200 MHz[/highlight:b34b317820]."

Also wie jetzt?