Den ersten Teil mit dem Softclock hab ich ja auch schon so wiedergegeben, da sind wir uns einig

Wenn ich es richtig verstehe, willst du eine Art asynchrone Übertragung herstellen, bei dem der Slave den eigenen Takt erzeugt, und nicht den externen vom Master, zum takten des Schieberegisters ?
Da man die Datenleitung sowieso selber per DDRx auf Ausgang oder Eingang stellen muss, könnte das schon hinhauen

Das einzige Problem ist dann nur noch, das man nicht genau weiss, wann der Master das nächste Bit rüberschiebt, Du bräuchtest bei jedem Byte ein Startbit (und evtl. Stoppbit(s)), wie bei UART, um zu erkennen wann was kommt !

Jetzt musst Du nur noch sicherstellen, das die Clockleitung in diesen Fällen auch nicht mit dem USI verbunden ist, und da irgendwas durcheinanderbringt.
Wenn die per DDRx auf Eingang steht, man den Takt aber nicht als Taktquelle auswählt, stehen die Chancen meiner Meinung nach Gut, das es so gehen könnte.

Kapitel 16.4.1 (ein Satz) im Tiny24 DB bestätigt das eigentlich auch.