Stimmt:
If a lower resolution than 10
bits is needed, the input clock frequency to the ADC can be higher than 200 kHz to get a higher sample rate.
Es steht allerdings nirgends etwas davon, wie man zwischen 10bit - 8bit umschaltet - oder macht man das gar nicht, sondern wertet halt die letzten beiden Bits nicht mehr aus?

SO wie ich das jedenfalls verstehe beträgt der Quantisierungsfehler für 100kHz ADC-Takt 1,75 LSB und für 1MHz 3 LSB

Höhere ADC-Taktfrequenzen scheinen nicht erlaubt zu sein? 1Mhz ADC-Takt entspräche dann (bei 13 Zyklen / Sample) den angegebenen 13 µs und 50kHz ADC-Takt den angegebenen 260µs

Was passiert aber z.B. bei einem ADC-Takt von 2MHz ? Im Datenblatt steht jedenfalls nix dazu. Zu vermuten ist wohl, dass der Quantisierungsfehler auf 6 LSB oder mehr ansteigt...