Die Frage ist für mich schwer zu beantworten, da ich sowas noch nie benutzt habe.

Das ist von Ausgangs- und Eingangswiderständen der damit verbundenen Bausteinen abhängig. Bei CMOS sind sie wirklich unkritisch und 10k sollte gut sein, aber bei TTL muss man beim standard mit 4k, H und S 2,8k, L 40k, LS 18k internen pull-ups rechnen, die dann für L am Ausgang ein Spannungsteiler mit dem seriellem Widerstand bilden und 10k sicher zu viel ist.

Sie müssen dann entsprechend gewählt werden, dass im schlimsten Fall beim L auf dem Ausgang (max. 0,4V) auf dem Eingang auch L (max. 0,8V) wird.

Weder aus Deiner Beschreibung noch aus dem Schaltplan kann man die Logikfamilien der Bausteine erkennen.

MfG