Hallo,

bei der Suche nach der maximalen Abtasterate des ATMega8-ADCs bin ich im Datenblatt auf folgendes gestossen:

By default, the successive approximation circuitry requires an input clock frequency
between 50 kHz and 200 kHz to get maximum resolution. If a lower resolution than 10
bits is needed, the input clock frequency to the ADC can be higher than 200 kHz to get a
higher sample rate.
(unter "Analog to Digital Converter"->"Prescaling and Conversion Timing")

Das erscheint mir auch logisch, denn bei ca. 13 Zyklen minus 2,5 Zyklen Overhead bleiben pro gesampeltem Bit ein Zyklus. Allerdings finde ich den entscheidenden Hinweis nicht, wie man weniger als 10Bit einstellen und nutzen kann.

Ich meine nicht(!) die linksbündige Ausrichtung des Ergebnisses und nur ADCH auswerten. Damit werden nur die genutzten Datenbits verringert und die Verzögerung beim (und nach dem) Auslesen des Low-Bytes gespart, gesampelt werden trotzdem 10 Bit in 13 Zyklen.

Gruß

mic