VHDl-AMS Fragen

Hey, hoffe hier findet sich jemand der etwas Ahnung von VHDL-AMS hat.

Habe ein paar simple Fragen weil es unser Prof. nicht sehr gut erklähren kann ;)

1. Wann braucht ich bei den Entityports eine Quantity und wann ein Terminal ?

habe zb. den Beispielcode:

Code:

entity adc is port (quantity gain: in voltage; terminal a: electrical); end entity adc architecture ideal of adc is quantity v_in across a; ......

also wenn ich ein Terminal benutze muss ich diesem IMMER Fluß oder zweiggrößen in der architecture zuordnen (zb.: quantity v_in across a;) damit ich damit arbeiten kann ??

Ich habe mir das so erklährt das ich bei den Ports eine quantity nehme wenn es klar als ein oder ausgang sehen kann, wenn es nur eine "allgemeine Verbindung" zur Außenwelt ist dann ein Terminal ? Also bei dem Beispiel wird das Terminal a aber auch nur als Eingang benutzt....

2. Wann brauche ich eine Nature ?? Wenn ich eine Variable für analogwerte brauche kann ich doch schreiben

Code:

quantity spannung : voltage

3. Wenn ich ein Terminal mit einer Quantity verknüpft habe zb.

Code:

terminal analog_out : electrical quantity v across i through analog_out

Kann ich dann das Ergebniss einer Rechnung innerhalb eines Prozesses direkt der Quantity v und damit dem Terminal analog_out zuweisen oder muss ich das über einen "zwischensignal" machen ?

Ich frage deswegen:

Code:

architecture ..... signal s_out: real := 0.0; process (....) is begin s_out<= .........; end process; v==s_out;

Hätte man sich nicht den Umweg über s_out sparen können und direkt auf v gehen können ?

4.

Code:

....... port(signal bus_in : in std_logic_vector(11 downto 0)); ..... for i in bus_in'range loop ...... end loop;

Bedeutet das 'range das die Schleife so oft durchlaufen wird wie es Bitstellen beim Signal bus_in gibt ?

Hoffe ihr könnt einen Armen Studenten helfen, danke ;)